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Verilog HDL을 이용해서 4bit Full Adder(덧셈기)를.. | 삽질매니아 새 창
4bit Adder and Subtractor(4비트 덧셈뺄셈기) V.. | 삽질매니아 새 창
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  • Carry Look-ahead Adder Design
  • D.Blog v5.0| 09.04.10 19:45
  • Carry Look-ahead Adder(캐리 예측 덧셈기) 전가산기를 이용한 Ripple Carry Adder는 많은 bit의 연산을 하려고 할 때지연되는 시간이 길어지는 단점을 갖는다. CLA(Carry Look-ahead Adder)의 경우는 carry의 발생을 bit입력시바로 계산하여 시간의 지연 없이 바로 .....
  • C-to-HDL converting tool seminar 소개
  • 어리버리...| 09.04.07 10:14
  • 보통 algorithm을 hardware로 구현할 때에 C를 이용해서 modeling을 하고 이를 VHDL이나 verilog등의 hardware description language를 이용해서 RTL coding을 하지요. 그런데, modelin을 한 후에 다시 HDL로 coding을 하는 작업을 하기 위해서는 model의 spec도 철저하기 .....
  • 2's compliment & Absolute Unit
  • D.Blog v5.0| 09.03.27 18:30
  • [code]`timescale 1ns / 1ps/// 2s Complement, Absolute Unit Design///2s Complement Unitmodule twos_com(ref_data_8bit,com_out); input [7:0] ref_data_8bit; // 8bit... HDL 카테고리의 다른 글 10 input-4 output Encoder - 2008/03/25 2s .....
  • DVCon의 결과..
  • Processor Architect.... egoist| 09.02.16 08:06
  • 질문 게시판의 내용이지만, 답변은 여기에 ^^; -mean%2F에 DVCon Survey 결과가 있었습니다. DVCon은 가끔 언급했지만, verification 부분에서 가장 큰 행사 중의 하나이지요. ESNUG에서도 곧 여러가지 설문 결과나 행사 기간동안.....
  • 하드웨어 기술 언어(HDL : Hardware Description Language)?
  • Eian's Story.| 09.02.12 00:21
  • 하드웨어 기술 언어란? 전자공학에서 하드웨어 기술 언어(- 記述 言語, hardware description language)는 전자회로를 정밀하게 기술하는데 사용하는컴퓨터 언어이다. 흔히 HDL이라고 줄여쓰기도 한다. 회로의 원하는 동작을 기술할 수도 있고, 원하는 회로 구조를 .....
  • 지하철 광고 시스템(터널 비젼 시스템)
  • Beruberu.net 베루베루 공동체| 08.05.12 20:39
  • 지하철 광고 시스템(터널 비주얼 시스템)터널벽면에 장치를 달아서 차장 밖에 영상을 뿌려주는 장치이다.지금 첫모델이 엘에이에 설치가 되었는데.. 완전 거기가 테스트 필여 였다..ㅋㅋ방학때 정말... 고생하면서 만든 시스템이다...ㅋ영상이 흔들리지 않게 .....
  • inout port 사용법
  • Music is my life| 07.11.06 00:01
  • 자꾸 까먹는다. 까먹지말자! module bidirec (oe, clk, inp, outp, bidir// Port Declaration input oe; input clk; input [7:0] inp; output [7:0] outp; inout [7:0] bidir; reg [7:0] a; reg [7:0] b; assign bidir = oe ? a : 8bZ ; assign ou.....
  • PLI와 Simulator의 연결(I)
  • Processor Architect.... egoist| 07.06.11 23:45
  • Automated Functional Verification 방법에는 여러 가지가 있지만, testvector 발생 유닛(보통 Directed Random방식을 사용하지요?)과 golden model을 이용한 checker model을 만들어서 DUV(Design Under Verification)의 결과와 비교하는 것이 가장 편한 방법 중에 하나임.....
  • Perl을 이용해서 검증할때 유용한 팁
  • Processor Architect.... egoist| 07.06.04 23:46
  • 뭐랄까요.. 요즘 이런 저런 일로 바쁘다보니, 사람이 좀 얇팍하게 글을 쓰게되네요) (퇴고 없이 그냥 온라인에서 쓰는 글이라 앞뒤가 없을지도 모르겠습니다.)오늘은 여러분들께서 perl을 이용해서 Verilog HDL을 위한 testbench를 작성할 때 간단히 명령어 해석기를 .....
  • QuartusII로 구현한 small MIPS Processor ( Verilog HDL )
  • Ohyung Blog| 07.05.28 10:10
  • Single Cycle로 구현한 small MIPS Processor 입니다. 총 3 개의 소스를 첨부하였으며, 기존의 32bit-RCA 와 ALU, Registerfiles를 프로젝트 내에 추가 하여 합성하면 됩니다. inst_rom.v의 내용은 1~9까지의 합을 도출하는것으로 결과값으로 45 혹은 h2D가 나오게 .....
  • D-Flip Flop(플립플롭)을 Verilog로 구현한 코드
  • 삽질매니아| 07.05.25 05:04
  • Flip Flop(플립플롭)과 Latch(래치)는 1 또는 0을 저장 하는 소자이다.Latch는 값이 변화하는 즉시 즉시 작동되는 소자이고, FlipFlop은 클럭에 의해서만 작동되는 소자이다.D-Flip Flop을 Verilog HDL Behavior모델로 작성한 코드는 아래와 같다......
  • QuartusII로 구현한 32bit Ripple Carry Adder
  • Ohyung Blog| 07.05.16 19:03
  • 컴구조 시간에 나눠준것으로 대충;;; 소스 코드 타입 : VHDL---- Title : 32-bit Ripple Carry Adder File : rca_32bit.v--- Author : Oh, Hyung-Tak Organization : Kwangwoon university Created : 2007.4.30 Last update :...
  • Ch1. SystemC의 구성요소 - module
  • SoC와 SystemC에 관한 이야기| 07.05.15 23:10
  • SystemC는 hardware를 표현하고 시뮬레이션 하기 위한 class library라고 할 수 있다. 그러면 어떤 class들이 있을까? 그 중 대표적인 것이 sc_module이다. Verilog에서 hardware를 기술할 때 module이라고 하는 keyword를 사용하여 hardware module을 기술한다......
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